Local Advanced Programmable Interrupt Controller — Änderungen 2476 → 2477

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| 0x280  || Error Status Register
 
| 0x280  || Error Status Register
 
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| 0x300  || Interrupt Command Register (ICR) (0-31)
+
| 0x300  || [[#Interrupt Command Register (ICR) | Interrupt Command Register (ICR) (0-31)]]
 
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| 0x310  || Interrupt Command Register (ICR) (32-63)
+
| 0x310  || [[#Interrupt Command Register (ICR) | Interrupt Command Register (ICR) (32-63)}}
−
 
 
 
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| 0x320  || LVT Timer Register
 
| 0x320  || LVT Timer Register
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Das Feld "Max. LVT-Einträge" gibt die Anzahl an maximalen LVT-Einträgen minus 1 an. Das Feld muss bei Pentium 4 und Intel Xeon also auf 5 gesetzt sein, da es maximal 6 LVT-Einträge gibt. Bei der P6-Familie gibt es maximal 5 LVT-Einträge. Pentium-Prozessoren haben nur 4 LVT-Einträge.
 
Das Feld "Max. LVT-Einträge" gibt die Anzahl an maximalen LVT-Einträgen minus 1 an. Das Feld muss bei Pentium 4 und Intel Xeon also auf 5 gesetzt sein, da es maximal 6 LVT-Einträge gibt. Bei der P6-Familie gibt es maximal 5 LVT-Einträge. Pentium-Prozessoren haben nur 4 LVT-Einträge.
 
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=== Interrupt Command Register (ICR) ===
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Das Interrupt Command Register wird verwendet um IPIs zu versenden.
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{| border="1" cellpadding="2"
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! Bits  || Beschreibung
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| 63-56 || Destination Field
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| 55-20 || Reserviert
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| 19-18 || Destination Shorthand<br /> 00b = No shorthand<br /> 01b = Self<br /> 10b = All Including Self<br /> 11b = All excluding Selg
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| 17-16 || Reserviert
 +
|-
 +
| 15    || Trigger Mode<br />0b = Edge<br />1b = Level
 +
|-
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| 14    || Level<br />0b = De-Assert<br />1b = Assert
 +
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 +
| 13    || Reserviert
 +
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| 12    || Delivery Status<br /> 0b = Idle<br /> 1b = Send Pending
 +
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| 11    || Destination Mode<br /> 0b = Physical<br /> 1b = Logical
 +
|-
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| 10-8  || Delivery Mode<br /> 000b = Fixed<br /> 001b = Lowest Priority<br /> 010b = SMI <br /> 011b = Reserviert<br /> 100b = NMI<br /> 101b = INIT<br /> 110b = Startup<br /> 111b = Reserviert
 +
|-
 +
| 7-0  || Vector
 +
|}
  
 
== Weblinks ==
 
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