| Zeile 1: | Zeile 1: | ||
| + | Die Control Register sind spezielle Register der Intel Architektur (x86 und x86-64), die den Betriebsmodus und einige Eigenschaften der CPU festlegen. | ||
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==CR0== | ==CR0== | ||
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==CR2== | ==CR2== | ||
Enthält noch einem Page-Fault die lineare Adresse, die den Fehler verursacht hat. | Enthält noch einem Page-Fault die lineare Adresse, die den Fehler verursacht hat. | ||
| + | |||
==CR3== | ==CR3== | ||
| + | Das CR3-Register enthält primär die Adresse des Page Directorys, sowie 2 Flags, die das interne Caching innerhalb der CPU (nicht im TLB) steuern. Wenn [[Physical Address Extension]] (PAE) aktiviert ist, wird die Adresse des Page Directorys ersetzt durch die um 7 Bits größere Adresse zur Page-Directory Pointer Table. | ||
{| border=1 | {| border=1 | ||
!Bit | !Bit | ||
!Funktion | !Funktion | ||
| + | !Funktion mit aktivierter [[PAE]] | ||
|- | |- | ||
| Bit 0-2 | | Bit 0-2 | ||
| − | | ''Reserviert'' | + | | colspan="2" | ''Reserviert'' |
|- | |- | ||
| Bit 3 | | Bit 3 | ||
| − | | '''PWT''' ''Page-level Writes Transparant'' | + | | colspan="2" | '''PWT''' ''Page-level Writes Transparant'' |
|- | |- | ||
| Bit 4 | | Bit 4 | ||
| − | | '''PCD''' ''Page-level Cache Disable'' | + | | colspan="2" | '''PCD''' ''Page-level Cache Disable'' |
|- | |- | ||
| Bit 5-11 | | Bit 5-11 | ||
| ''Reserviert'' | | ''Reserviert'' | ||
| + | | rowspan="2" | '''Page-Directory-Pointer-Table Base''' | ||
| + | Basis-Adresse der PDPT | ||
|- | |- | ||
| Bit 12-31 | | Bit 12-31 | ||