CPUID — Änderungen 5238 → 5241

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{{Achtung|Text= Der String ist nicht nullterminiert!}}
 
{{Achtung|Text= Der String ist nicht nullterminiert!}}
  
−
====EAX====
+
==== EAX - Höchste Standard-Funktion ====
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
 
{{cs|32}}Höchste, unterstützte Standard-Funktion
 
{{cs|32}}Höchste, unterstützte Standard-Funktion
 
|}
 
|}
  
−
====EBX====
+
==== EBX - Vendor ====
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
 
{{cs|32}} Bytes 0 - 3 des Vendor-ID-Strings
 
{{cs|32}} Bytes 0 - 3 des Vendor-ID-Strings
 
|}
 
|}
  
−
====ECX====
+
==== ECX - Vendor ====
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
 
{{cs|32}} Bytes 8 - 11 des Vendor-ID-Strings
 
{{cs|32}} Bytes 8 - 11 des Vendor-ID-Strings
 
|}
 
|}
  
−
====EDX====
+
==== EDX - Vendor ====
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
 
{{cs|32}} Bytes 4 - 7 des Vendor ID-Strings
 
{{cs|32}} Bytes 4 - 7 des Vendor ID-Strings
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==== Vendor-ID-Strings ====
 
==== Vendor-ID-Strings ====
 +
Eine Liste der möglichen Vendor-ID-Strings
 +
 
{| {{prettytable}}
 
{| {{prettytable}}
 
! Vendor-ID-String
 
! Vendor-ID-String
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== Funktion 0x0000_0001 ==
 
== Funktion 0x0000_0001 ==
−
==== EAX ====
+
==== EAX - Prozessor ====
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
 
{{csr|4}}
 
{{csr|4}}
Zeile 133: Zeile 135:
 
|}
 
|}
  
−
==== EBX ====
+
==== EBX - Sonstiges ====
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
 
{{cs|8}} [[APIC|APIC ID]]
 
{{cs|8}} [[APIC|APIC ID]]
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==== ECX - Featureflags ====
 
==== ECX - Featureflags ====
 +
Dies sind die Featureflags. Wenn ein Bit gesetzt(=1) ist, dann wird das entsprechende Feature unterstützt.
 +
 
{| {{prettytable32bit|size="30pt"}}
 
{| {{prettytable32bit|size="30pt"}}
−
{{csamd|1}} RAZ
+
{{csr|4}}
−
{{csr|3}}
 
 
{{csintel|1}} OSXSAVE
 
{{csintel|1}} OSXSAVE
 
{{csintel|1}} XSAVE
 
{{csintel|1}} XSAVE
Zeile 167: Zeile 170:
 
{{csintel|1}} TM2
 
{{csintel|1}} TM2
 
{{csintel|1}} EST
 
{{csintel|1}} EST
 +
{{csintel|1}} VMX
 
{{csintel|1}} SMX
 
{{csintel|1}} SMX
 
{{csintel|1}} DS-CPL
 
{{csintel|1}} DS-CPL
Zeile 175: Zeile 179:
 
|}
 
|}
  
−
Dieses Register gibt erweiterte Informationen über den Prozessor:
+
{| {{prettytable}}
−
{| {{Prettytable}}
+
! width="30pt" | Bit
−
! Bits || Funktion
+
! Funktion
 +
|-
 +
{{csh|1}} 31
 +
{{rsr|4}}
 +
|-
 +
{{csh|1}} 30
 +
|-
 +
{{csh|1}} 29
 +
|-
 +
{{csh|1}} 28
 +
|-
 +
{{csh|1}} 27
 +
{{csintell|1}} Zeigt an, dass das [[Betriebssystem]] die Befehle '''XSETBV''' und '''XGETBV''' aktiviert hat, um auf das '''XFEATURE_ENABLE_MASK''' Register ('''XCR0''') zuzugreifen und die erweiterten Zustandsfeatures '''XSAVE''' und '''XRSTOR''' zu nutzen
 +
|-
 +
{{csh|1}} 26
 +
{{csintell|1}} Unterstützt die erweiterten Zustandsfeatures '''XSAVE''' und '''XRSTOR''', die Befehle '''XSETBV''' und '''XGETBV''' und implementiert das '''XFEATURE_ENABLE_MASK''' Register ('''XCR0''')
 +
|-
 +
{{csh|1}} 25
 +
{{rsr|2}}
 +
|-
 +
{{csh|1}} 24
 +
|-
 +
{{csh|1}} 23
 +
{{csl|1}} Unterstützt den '''POPCNT''' Befehl
 +
|-
 +
{{csh|1}} 22
 +
{{csintell|1}} Unterstützt den '''MOVBE''' Befehl
 +
|-
 +
{{csh|1}} 21
 +
{{csintell|1}} Unterstützt x2APIC-Features
 +
|-
 +
{{csh|1}} 20
 +
{{csintell|1}} Unterstützt SSE4.2
 +
|-
 +
{{csh|1}} 19
 +
{{csl|1}} Unterstützt SSE4.1
 +
|-
 +
{{csh|1}} 18
 +
{{csintell|1}} Unterstützt das prefetchen von Daten von einem in den Speicher gemappten Gerät
 +
|-
 +
{{csh|1}} 17
 +
{{rsr|2}}
 +
|-
 +
{{csh|1}} 16
 +
|-
 +
{{csh|1}} 15
 +
{{csintell|1}} Unterstützt das Performance Capabilities MSR ('''IA32_PERF_CAPABILITIES''', MSR 0x345)
 +
|-
 +
{{csh|1}} 14
 +
{{csintell|1}} Unterstützt die Möglichkeit, das Senden von Task Priority Messages abzuschalten, indem Bit 23 im '''IA32_MISC_ENABLE''' MSR gesetzt wird
 +
|-
 +
{{csh|1}} 13
 +
{{csl|1}} Unterstützt den '''CMPXCHG16B''' Befehl
 +
|-
 +
{{csh|1}} 12
 +
{{rsr|2}}
 +
|-
 +
{{csh|1}} 11
 +
|-
 +
{{csh|1}} 10
 +
{{csintell}} Der L1-Cachemodus kann vom Bios entweder auf '''adaptive''' oder auf '''shared''' gesetzt werden
 
|-
 
|-
−
| 9 || Verfügbarkeit von SSSE3
+
{{csh|1}} 9
 +
{{csl|1}} Unterstützt SSSE3
 
|-
 
|-
−
| 5 || Verfügbarkeit von Virtual Machine Extensions (VMX)
+
{{csh|1}} 8
 +
{{csintell|1}} Implementiert den "Thermal Monitor 2 thermal control circuit" (TCC)
 
|-
 
|-
−
| 3 || Die Befehle MONITOR und MWAIT sind verfügbar
+
{{csh|1}} 7
 +
{{csintell|1}} Unterstützt Enhanced Intel SpeedStep und implementiert das '''IA32_PERF_STS''' Register und das '''IA32_PERF_CTL''' Register
 +
|-
 +
{{csh|1}} 6
 +
{{csintell|1}} Unterstützt Intel Trusted Execution
 +
|-
 +
{{csh|1}} 5
 +
{{csintell|1}} Unterstützt [[Virtualisierung|VMX]]
 +
|-
 +
{{csh|1}} 4
 +
{{csintell|1}} Unterstützt die Erweiterungen des Debug Speicher Features um durch CPL qualifizierten Branch Message Speicher zu nutzen
 +
|-
 +
{{csh|1}} 3
 +
{{csl|1}} Unterstützt den '''MONITOR''' Befehl und den '''MWAIT''' Befehl
 +
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 +
{{csh|1}} 2
 +
{{csintell|1}} Kann den Verlauf der 64-Bit Branch in/von Adressen in einen Buffer schreiben
 +
|-
 +
{{csh|1}} 1
 +
{{csr|1}}
 
|-
 
|-
−
| 0 || Verfügbarkeit von SSE3
+
{{csh|1}} 0
 +
{{csl|1}} Unterstützt SSE3
 
|}
 
|}
  
−
==== EDX - Featureflags====
+
==== EDX - Featureflags ====
 
Dies sind die Featureflags. Wenn ein Bit gesetzt(=1) ist, dann wird das entsprechende Feature unterstützt.
 
Dies sind die Featureflags. Wenn ein Bit gesetzt(=1) ist, dann wird das entsprechende Feature unterstützt.
  
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|-
 
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{{csh|1}} 24
 
{{csh|1}} 24
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{{csl|1}} Unterstützt die '''FXSAVE''' und '''FXSTOR''' Befehle, mit denen die [[Register#Floatingpointregister|Floatingpointregister]] schnell gesichert werden können
+
{{csl|1}} Unterstützt die '''FXSAVE''' und '''FXRSTOR''' Befehle, mit denen die [[Register#Floatingpointregister|Floatingpointregister]] schnell gesichert werden können
 
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{{csh|1}} 23
 
{{csh|1}} 23