Die Control Register sind spezielle Register der IA-32 und AMD64 Architekturen, die den Betriebsmodus und einige Eigenschaften der CPU festlegen. In der AMD64-Architektur haben sie eine Breite von 64 Bit, wobei die unteren 32 Bit, den der IA-32 Architektur entsprechen.
Der Zugriff auf diese Register ist wie bei den Segment Registern auch nur mit einem Umweg über Allzweckregister möglich.
CR0
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| 31
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30
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29
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28-19
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18
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17
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16
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15-6
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5
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4
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3
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2
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1
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0
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| PG |
CD |
NW |
Reserviert |
AW |
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WP |
Reserviert
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NE |
ET |
TS |
EM |
MP |
PE
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- PE - Protection Enbale Flag schaltet den Protected Mode ein bzw. aus (Genaueres siehe hier)
- MP - Mit dem Monitor Coprocessor Flag kann festgelegt werden ob bei Gesetztem TS-Flag der Aufruf von WAIT/FWAIT einen Exception auslösen oder nicht (bei gesetztem MP-Flag wird die Exception ausgelöst).
- EM - Bei gesetztem Emulation Flag löst die CPU für jede FPU-Instruktion eine #NM-Exception aus. Für Multimedia-Instruktionen wird eine #UD-Exception ausgelöst. Damit wird es dem Betriebssystem ermöglicht eine FPU zu emulieren. (WAIT/FWAIT lösen keine Exception aus)
- TS - Das Task Switched Flag wird bei einem Hardware-Taskswitch von der CPU gesetzt und kann für Software Multitasking auch von Hand gesetzt werden. Wenn bei gesetztem TS-Flage versucht wird eine FPU- oder Multimedia-Instruktion auszuführen, dann löst die CPU eine #NM-Exception aus. Dadurch können die FPU- bzw. Multimedia-Register, die bei normalen Taskswitchs nicht beachtet werden, entsprechend gesichert und geladen werden bevor sie verwendet werden.
- ET - Extension Type
- NE - Numeric Error
- WP - Write Protect
- AM - Alignment Mask
- NW - Not Write-throgh
- CD - Cache Disable
- PG - Paging schaltet den Paging-Meschanismus Ein/Aus
CR2
Bevor die CPU eine Page-Falut Exception auslöst, lädt sie die virtuelle Adresse, die den Fehler verursacht hat, in das CR2 Register.
CR3
Das CR3-Register enthält primär die Adresse des Page Directories, sowie 2 Flags, die das interne Caching innerhalb der CPU (nicht im TLB) steuern. Wenn Physical Address Extension (PAE) aktiviert ist, wird die Adresse des Page Directories ersetzt durch die um 7 Bits größere Adresse zur Page-Directory Pointer Table.
| Bit |
Funktion |
Funktion mit aktivierter PAE
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| Bit 0-2 |
Reserviert
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| Bit 3 |
PWT Page-level Writes Transparant
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| Bit 4 |
PCD Page-level Cache Disable
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| Bit 5-11 |
Reserviert |
Page-Directory-Pointer-Table Base
Basis-Adresse der PDPT
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| Bit 12-31 |
Page-Directory Base Basis Adresse des Page-Directorys
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CR4
| Bit |
Funktion
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| Bit 0 |
VME Virtual 8086 Mode Extension
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| Bit 1 |
PVI Protected Mode Virtual Interrupt
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| Bit 2 |
TSD Time Stamp Disable
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| Bit 3 |
DE Debugging Extension
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| Bit 4 |
PSE Page Size Extension
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| Bit 5 |
PAE Physical Address Extension
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| Bit 6 |
MCE Machine Check Enable
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| Bit 7 |
PGE Page Global Enable
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| Bit 8 |
PCE Performance Monitoring Counter Enable
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| Bit 9 |
OSFXSR Operating System Support for FXSAVE and FXSTOR
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| Bit 10 |
OSXMMEXCPT Operating System Support for Unmasked SIMD Exception
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| Bit 11-31 |
Reserviert
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CR8
| Bit |
Funktion
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| Bit 0-3 |
TPL Task Priority Level
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| Bit 3-31 |
n/a
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CR1, CR5-CR7 und CR9-CR15
Die Register CR1, CR5-CR7 und CR9-CR15 sind reserviert. Versucht Software dennoch darauf zuzugreifen löst die CPU eine #UD-Exception aus.
Weblinks
